电路原理-文献订阅-三峡大学图书馆

徐金贵

重庆理工大学

摘要： 温度传感器由于检测的是比较微弱的信号，因此，对于其前端电路中运放的性能有着较高的要求。为了尽可能的提高信号检测的精确度，要求其运放具有较低的失调。而随着半导体技术的不断发展，芯片的工艺尺寸在逐渐减小，产品的电源电压也在逐渐降低，尤其是随着一些消费类电子产品以及穿戴式电子设备的普及，对于电源电压的利用率要求越来越高。轨到轨运放能够实现输入/输出电压范围接近电源地到电源电压，有效的提高了对于电源电压的利用。低失调运放能够有效减小信号的失真，提高电路的精确度。因此，除温度传感器外，低失调的轨到轨运算放大器还可应用于如精密电流检测、压力传感器、医疗器械等领域，具有较高的研究意义。　　本文设计实现了一款伪随机开关动作的自稳零运算放大器。其具有低失调、高增益的特点，并且采用了伪随机信号作为自稳零运放开关电路的控制信号，避免了开关谐波的引入，消除了运放的互调失真，提高了运放的精度，同时降低了 CMOS 温度传感器后端电路中模数转换器的滤波以及噪声整形的复杂度。其中运放的输入级以NMOS和PMOS互补差分对的结构来实现输入轨到轨，并且为了增益的稳定以及降低频率补偿的复杂性，运用了交叉导通的结构保证输入级跨导的恒定。中间级采用了低压折叠式共源共栅的结构来获得较高的增益，输出级采用了AB类放大器实现轨到轨输出，并利用跨导线性环来控制输出级的静态电流，同时提高运放的电源抑制比。整体采用一种ping-pong结构的自稳零技术来实现低失调，利用两个工作在不同相位的辅助运放交替对主运放的失调进行校准。　　本文基于中科渝芯 0.5μm CMOS 工艺完成了整体电路的设计以及版图的绘制，利用EDA仿真软件完成各模块及整体电路的前仿真和后仿真。后仿真结果表明，运放的输入/输出电压摆幅能够实现轨到轨。在25℃环境温度，电源电压5V的条件下，芯片测试结果显示其失调电压可低至0.6μV，直流增益约为140.8dB，共模抑制比大于130dB，电源抑制比大于140dB，压摆率约为0.35V/μs，建立时间为12.2μs，功耗约为8.5mW，整体版图面积为2370μm×2080μm。最后，完成了整体电路的流片加工，芯片封装后的实测数据与仿真数据接近，各关键参数均达到了预期目标。

面向Fabless模式集成电路企业的生产物流系统设计与实现

段培吉

西安电子科技大学

来源

同方学位论文库详细信息

基于数字电路的鉴频算法研究与实现

李永刚

兰州大学

来源

同方学位论文库详细信息

关键词： 频率测量曲线拟合锁相环 FPGA 硬件装置

摘要： 频率测量技术作为相位计中进行微弱信号检测的重要手段,广泛地应用于工业、电力、农业、交通运输、航空航天、国防建设等部门的重要设备装置中,在国家安全、航空航天和社会经济等方面具有重大意义。在频率测量领域,针对频率测量的精度以及灵敏度的技术提升尤为重要,基于数字电路实现更高精度的频率测量成为该领域的主要研究趋势。文章在研究频域曲线拟合的频率测量技术以及锁相环基本原理的基础上,设计出一套实时高精度的频率测量方法和装置,这种频率测量装置主要由前置测频模块与后置测频模块组成。前置测频模块的核心结构为局部频谱拟合测频结构,主要包含LIF函数积分模块、曲线拟合模块和迭代测频模块等。前置测频模块能够在一定误差范围内对输入信号频率进行较高精度的测量,为后置测频模块提供稳定且高精度的中心频率。后置测频模块的核心结构为锁相环结构,主要包含鉴相器、环路滤波器和数控振荡器等模块。针对后置测频模块由于精度与带宽不能兼顾的问题,采用前置测频模块提供的较高精度频率作为后置测频模块中心频率以保证带宽,同时使后置测频模块能够正常工作在高精度模式。基于前置测频算法中曲线拟合测频算法的基本原理以及各个参数对测频精度的影响,文章首先对前置测频电路进行了数字化设计,设计指标为测频范围2MHz-10 MHz,测频误差为被测频率万分之一。然后,针对后置测频算法中锁相环算法及其在模拟域中不同结构参数的仿真效果,进行了后置测频算法的数字化设计,设计指标为10 MHz条件下不低于100 ppb的测频精度。最后,根据前置、后置测频模块的数字化设计,整合两个模块,并针对不同输入信号做上板验证,从而实现10 MHz处50 ppb的高精度测频结果。除此之外,文章还对整个测频装置的硬件结构、通讯模块、上位机模块进行了说明。在硬件结构上使用Xilinx公司生产的XC7K325T(kintex-7)FPGA芯片作为运算载体,设计出包含AD9268、AD9767、PHY等多种模块在内的FPGA板卡,并设计了板卡外壳散热等其他功能,将算法与配套软件硬件集合成完整测频仪器。

空间惯性传感器交流执行机分时控制驱动电路低频噪声抑制研究

谢永浩

东北林业大学

来源

同方学位论文库详细信息

关键词： 空间惯性传感器交流执行机驱动电路分时控制低频电压噪声低频噪声抑制

摘要： 空间惯性传感器作为引力波探测器的重要结构,其内部检验质量（TM）的控制精度对引力波探测结果起至关重要的作用。交流执行机作为空间惯性传感器中TM电压控制的重要单元,其低频电压性能对空间惯性传感器中TM的控制精度起关键作用。抑制交流执行机驱动电路低频噪声可有效提高交流执行机对TM的控制精度。针对目前交流执行机驱动电路低频噪声较大的问题,本文在分析交流执行机工作原理的基础上,研究了驱动电路低频噪声分析和噪声抑制。具体内容如下:（1）提出交流执行机驱动电路分时控制方案。在分析交流执行机驱动电路工作原理基础上,设计了分时控制方案的驱动电路控制信号和硬件电路,由FPGA、数模转换器（DAC）、驱动放大电路（DVA）及滤波器电路等构成硬件电路,控制信号由分时间段对TM控制轴进行控制的同值反向电压信号构成,该控制方案执行机各通道控制电压正交。（2）分析了分时控制方式下交流执行机驱动电路低频噪声形成机理,建立了驱动电路低频噪声模型。根据分时控制方案电路工作原理,依次建立DAC电路、DVA电路的低频电压噪声模型,并根据控制信号传递关系,将各部分低频电压噪声等效至驱动电路输出端,得出驱动电路输出端总的低频噪声。（3）基于驱动电路低频噪声形成机理,研究了低频噪声抑制方法,对驱动电路低频噪声进行抑制。在硬件上,研究了并联参考电压源、串联参考电压源、斩波电路对低频噪声的抑制,并从理论上验证其抑制方法的有效性与可行性。在数字信号处理方法上,研究了调制技术和多帧累加平均技术对低频噪声的抑制,并在仿真中验证其可行性。（4）测试了交流执行机分时控制驱动电路实验样机低频噪声性能,验证了所研究的低频噪声抑制方法的有效性。测试结果可得,在采用并联参考电压源对DAC参考电压源低频噪声进行抑制后,在1m Hz处,DAC电路的电压噪声可从19.2μV/Hz抑制到4.102μV/Hz;DVA电路采用斩波技术后,在1m Hz处,DVA电路电压噪声可从36.2μV/Hz抑制到5.4μV/Hz;驱动电路输出端电压噪声可从95.8μV/Hz抑制到82.2μV/Hz。由结果可得,采用噪声抑制方法可有效抑制交流执行机分时控制驱动电路低频噪声,满足驱动电路高精度控制的性能,达到分时控制驱动电路低频电压噪声小于85μV/Hz的要求。

SiC GTO驱动电路设计与验证

王朝阳

西安理工大学

来源

同方学位论文库详细信息

关键词： SiC二极管 SiC GTO 门极驱动电路采集保护电路

摘要： 当前以SiC材料为基础的第三代半导体正在飞速发展,SiC GTO良好的性能使其在节能减排,军事国防等领域拥有巨大发展潜力和应用前景。SiC GTO驱动电路对于器件性能发挥起至关重要的作用。本文根据SiC GTO开通关断要求,设计了以驱动电路,控制电路和保护电路为主的硬件电路以及FPGA控制器的编程,利用上位机发送信号和接收数据,经SiC JBS二极管功能测试验证后,进行SiC GTO动态开关测试。研究内容和结论如下:1.完成了门极驱动电路及辅助电路的设计、仿真和控制芯片的编程。分析了 SiC GTO工作原理,门极驱动电路要求,选取SiC GTO电路仿真模型。设计了门极驱动电路、控制电路、保护采集电路、电源和通信电路,并对各部分电路进行了仿真,验证电路功能。完成了 FPGA控制芯片的软件编程,实现上位机数据传送、门极驱动控制信号生成与发送、数据采集和动态存储等功能。2.完成了门极驱动电路PCB板的设计、制板、安装和调试,以及主电路高压电源和实验平台的搭建与测试验证。以SiC JBS二极管为测试对象,驱动电路可实现最小开通时间50ns,最小关断时间80ns,最大稳态电流740mA,满足SiCGTO门极触发电流-30mA和门极关断电流300mA的输出要求。高速AD电路采集到的二极管电压数据与示波器采集数据基本一致,达到设计要求。3.进行了 SiC GTO门极触发导通、关断测试,实现了动态过程的数据采样,验证了驱动电路的可行性。测试表明,阳阴极电压为246V,开关频率为50kHz时,SiCGTO的开通和关断时间分别约为6μs和8μs,通态压降为-3V左右。阳阴极电压为300V,开关频率为25kHz时,最大门极开通电流上升率为10A/μs,阳极电流为0.52A,阳极电流上升率为0.068A/μs,最大门极关断电流峰值为1.25A,门极关断电流上升率最大为19A/μs。

面向大规模集成电路验证的多级图划分算法研究

何天祥

湖南大学

来源

同方学位论文库详细信息

关键词： 芯片验证硬件加速逻辑验证多级划分算法关键路径路径增长

摘要： 随着芯片设计规模的不断扩大,基于软件的逻辑验证速度已经无法有效满足现代芯片设计的验证计划。而基于硬件加速的验证方法(简称硬件加速逻辑验证)将仿真软件的部分计算任务分配在专用的并行逻辑处理器上执行,从而将漫长的验证时间减少了几个数量级。为了充分利用硬件加速平台天生支持并行验证的特性,硬件平台编译器必须将较大的逻辑网表划分为较小的子集,以适应硬件平台底层结构。硬件加速逻辑验证中的划分问题需要尽可能保证划分结果的验证并行性。虽然已有算法结合多级划分框架和超图模型降低了划分结果的模拟深度,提高了验证并行性,但它仍存在着划分结果的边割严重恶化的不足。为了满足该划分问题的需求并解决已有算法的不足,本文提出了一种基于路径划分思想的有向图多级划分算法。该算法在建模阶段解决了多级划分框架不能获取路径信息的问题,以便多级划分框架能够基于路径信息更有效地减少对关键路径的切割。该算法的主要工作包括有向图建模和多级划分算法改进两个方面。 1.该算法在有向图建模阶段提出了边权的路径敏感化策略,使得有向图模型的边权能够在划分过程中有效地表示边的路径信息。该策略在将逻辑网表建模成有向图模型后,基于网表的拓扑结构和时序信息提出了能够表示路径信息的路径度量定义,并将有向图模型的初始边权映射为边的路径度量值,使有向图的边权能够表示边的路径信息。在能够获取路径信息后,划分算法就能够在多级划分框架的子阶段中有选择性地进行顶点合并和顶点划分,从而减少关键路径上的边割。 2.该算法在多级划分框架的两个子阶段中分别提出了关键路径敏感化的划分策略。在粗化阶段中,该算法提出了基于路径增长思想的重边路径双向增长匹配模式及其优化方案-贪婪路径双向增长匹配模式。这类匹配模式以独立路径为单位,能充分地将关键路径上的顶点合并在一起。在初始划分阶段中,该算法提出了基于增长二分思想的关键顶点优先划分算法。该划分算法在对输入图进行划分的同时能够将粗化程度最高的图中包含关键路径上顶点的所有顶点都划分至同一分区,以减少后续细化阶段中由于调整边界顶点导致的对关键路径上边的切割。本文基于随机网表和真实网表对本文提出的划分算法进行了划分实验。通过不同方案之间的实验结果对比证明了本文提出的三种策略的有效性。同时通过和多种划分工具Metis,h Metis以及Pa To H的实验对比证明了本文提出的划分算法能够在有效地降低划分结果的关键路径长度的同时保证划分结果的边割恶化足够小,满足了硬件加速逻辑验证领域对划分算法的划分需求。

成渝两地共推集成电路产业发展，合作大于竞争

杨杨

来源

同方期刊数据库详细信息